VHDL: problem pri vključitvi RAMa v preostalo vezje

Pozdravljeni,
delam nek projektič pri katerem v pomnilnik shranjujem neke vrednosti, nato jih berem in prikazujem na zaslon.

težava je v tem, ko sem v vezje vključil pomnilnik.
Samo kodo za pomnilnik sem dobil v knjigi od altere (Recommended HDL Coding Styles,stran 14). Izgleda takole:

Ta pomnilniški modul potem vgradim en nivo višje na ta način:

Zadeva se prevede in ko pogledam shemo, vidim da zadeva ni povezana:


Ko na ta način priklapljam druge module, zadeva funkcionira povsem normalno.
Slučajno kdo ve v čem je težava.

Velja še omeniti, da sem pri VHDLju popoln začetnik :)

Hvala

slučajno še veš, če je to pravi način tudi za večje pomnilnike? rabil bi namreč 640*480*3=921600 celic?
Poizkusil sem dati velikost arraya 307200(640*480), ampak mi je pri sintezi delal računalnik več kot eno uro pa brez uspeha. Kot bi se zaciklal pri optimizaciji.