Izolacija v procesorskem jedru

Jaz se že vnaprej oproščam če to ne spada v ta forum samo bi tale podatek nujno rabil in ga nikakor ne najdem na spletu oziroma iščem na napačnih koncih.

Ok moj problem je v tem ,da bi mogel ugotoviti katera snov se uporablja za izolacijo tranzistorjev oziroma njihovih vrat v jedru procesorja (vseeno ali intel, AMD ali motorola). Če kdo to ve ali pa je to kje videl naj napiše tu ali pa mi pošlje na email df6977@email.si

Če pa se kdo najde ,ki ve kako debelo je to naparjeno pa se bi dalo za rundo zmenit


Hvala

Pri 0.6 mikronskem procesu je tipična debelina oksida 12.5 nm. Zdaj si pa lahko iz tega približno preračunaš koliko to znese pri bolj sodobnih procesih (0.13um in 90nm procesu)

Kar se debeline SiO2 ti;e, natan;neg apodatka nimam, je pa ta odvisna od prebojne napetosti FETa in \eljenih lastnosti. Tanjši ko je kanal, bolj se bo poznal pozitivni potencial na gateu in hitreje se bo odprl tranzistor. Na žalost bo zaradi tega večja tudi kapacitivnost gatea in pa manjša prebojna trdnost...

Sicer pa mislim da lahko stvar oceniš tako na uč glede na prebojno trdnost SiO2. Našel sem podatek na netu, da ta znaša več kot 8 MV/cm, kar znese 800 kV/mm. Če upoštevaš, da vidi moderni CPU napetosti do največ 4V, potem bi bila potrebna debelina oksida vsaj 5 nm, verjetno pa več zaradi varnostnih faktorjev- odstopanja proizvodnih procesov itd. REs pa je, da ne laufajo vse stvari na CPUju na teh napetostih in da bi ta debelina mogoče za sredico pa že lahko nekjse ustrezala. Ballpark figure je IMHO torej tam 10-20 nm. Seveda, tu govorim na pamet, čisto možno da se motim...