AMD ZEN - nova X86 Jedra

Brane3 je 7. nov 2018 ob 09:54 izjavil:

Ni videti razloga da ne bi.

Tudi to, da bo več placa za nora navijanja.


Poleg tega, ker gredo vs kocke skozi I/O kocko, ni privilegiranih in prikrašanih CPU clustrov.

MOgoče bo to končno razlog da dajo ven 8-kanalne TrheadRipper plate ven.

In/ali 64C ThreadRipperje v 1+8 chiplet konfiguraciji.

JSt se spomnm sam 64C je nemogoče

Jap, super bi bilo za TR. Za desktop pa vse na en die in to je to. Pa tud če ostane pr 8C.

Pravijo, da ni to Vega10 na 7nm, imam pa občutek, da je le Vega10 z višjimi clocki.

Ta srednji je v 12 ali 14nm.

Brane3 je 7. nov 2018 ob 11:22 izjavil:

Re Epyc:

Glede na površino CPU chipletov se zdi, da so se odločili obdržati L2 v CPU chipletih.

Zanimivo bo videt ali ga bo tudi kaj na I/O chipletu ali mogoče celo kaj L4....

CCX ima L3

Brane3 je 7. nov 2018 ob 11:22 izjavil:

Re Epyc:

Glede na površino CPU chipletov se zdi, da so se odločili obdržati L2 v CPU chipletih.

Zanimivo bo videt ali ga bo tudi kaj na I/O chipletu ali mogoče celo kaj L4....

kot je že Predator rekel je L3 del CCXa, se pravi L1/L2 je del jedra, L3 del CCXa (se pravi ima 2700x dejansko 2x8MB L3)... seveda jim pa to ne preprečuje da dajo še nek skupen L4 na io del če pomaga pri performancu

še posebej pri epycih, ki so mišljeni kot dragi procesorji in ni hud problem če se izdelava malo podraži

si predstavljate zen3 64c/128t threadripper z 256 gb hbm2 na io delu... seveda z današnjimi cenami rama ne bo šlo.....

Brane3 je 7. nov 2018 ob 14:17 izjavil:

Ja, zatipk. MIslu sem na L3. ja, videti je,d a ga CCX-imajo, vprašanje je, ali ga bo tudi kaj na I/O kocki...

ČE bi bilo gor kaj drugega, bi se najbrž s tem hvalili včeraj ( as in "we now have also L4!" ), tako pa je to mogoče specifika, o katerei bodo mogoče govorili naslednjič.

Ali pa mogoče pri Epyc-u to ni zahtevan optimum, pri nabritih TR in/ali C/A/PUjih bi pa znal biti...

za apu bi prav prišlo par gb hbmja, če jim rata to spravit gor bo to prvi igpu uporaben za zahtevne uporabnike

gendale2018 je 7. nov 2018 ob 14:18 izjavil:

kot je že Predator rekel je L3 del CCXa, se pravi L1/L2 je del jedra, L3 del CCXa (se pravi ima 2700x dejansko 2x8MB L3)... seveda jim pa to ne preprečuje da dajo še nek skupen L4 na io del če pomaga pri performancu

To še ne izključuje L3, še posebej ker je ta lahko deljen preko IF, ki zagotavlja koherenco.

Pač lokalno banko L3 imaš na svojem četverčku, ostale so drugje, z različnimi latencami glede na izvirni četverček.
Ni videti nekih zadržkov, da neka banka L3 ne bi mogla biti na I/O kocki...

NE pravim da bi/ne bi to imel. Samo da je to videti možno.

MOgoče bi tak dodatek prav prišel pri orkestriranjju dela različnih CCX enot, če je razlog da bi si delile podatke v centralni enoti.

Ali da bi recimo počela write-combining za podatke, preden je batch za unit prebran ali zapisan ipd.

Ali da bi to pogruntal, da lahko stvar postavi v dual-use. Da recimo 16MB pride prav GPU enoti, če je tam baferiran tekoči slikovni frame ali kot cache za GPU, da mu je na voljo celotni RAM bandwidth za druge ali tretje stvari ipd ipd.

MAm občutek, da se to ne končalo na klasični mantri 50% manjša poraba, 2x večja gostota, 25% višja hitrost posamezne enote, ampak bodo vstopili dodatni "množilniki" te vrste.

Tudi če je tak APU brez HBM2, bi se znal obnesti bistveno bolje od starega.

Ali da bi recimo novi TR dobil izvedbo z recimo 2C + 2G čipleta + HBM2 ali kaj petega.

To bi bla recimo zelo zanimiva kombinacija, iz več vzrokov. Dobil bi konbinacijo z izredno prepustnimi in low latency kanali med vsemi enotami in RAM-om, hkrati pa bi ta stvar imela GPU dele, ki s blizu klasični dGPU kombinaciji...

V bistvu sem se to spraševal od začetka OPteronov, ko smo vzeli taprve dual plate s 140-tkami.

Če so vpeljali pojem kock, ki jih setavljaš in spajaš preko HT kanalov in če so imeli stalne jebe z uskladitvijo CPU dela z memkontrolerjem, zakaj hudiča niso dali vsak del na svojo kocko ? Ja, latenca se poveča, samo:

- Intel je potem, ko mu je zagorelo pod ritjo spravil latence skozi zunanji NB _nižje_ kot jih je imel AMD z vdelanim mekontorletjem
- AMDju je vedno kronično primanjkovalo denarja in nikakor ni mogel z Intlom tekmovati povsod hkrati.Če bi imeli take kocke od začetka, bi bilo veliko manj proizvodnih linij za veliko več izdelkov. Kjer bi rezultat lahko tekmoval z Intlom, super. Kjer ne bi, bi pač ustrezno spustili ceno...

Kaj so tista manjša jedra pri EPYC, to je zdaj modularen pristop.

Očitno AMD Starship preklican to je zdaj 64 jeder.

vsako po 8 jeder,impressive

hojnikb je 7. nov 2018 ob 21:20 izjavil:

takle nacin bi se lahko spravl na desktop; en ccx die za core, drug die za io pa grafiko, tretji die pa za hbm

za APUja.. kolksen bo pa ddr4 latency...

Brane3 je 7. nov 2018 ob 15:38 izjavil:

V bistvu sem se to spraševal od začetka OPteronov, ko smo vzeli taprve dual plate s 140-tkami.

Če so vpeljali pojem kock, ki jih setavljaš in spajaš preko HT kanalov in če so imeli stalne jebe z uskladitvijo CPU dela z memkontrolerjem, zakaj hudiča niso dali vsak del na svojo kocko ? Ja, latenca se poveča, samo:

- Intel je potem, ko mu je zagorelo pod ritjo spravil latence skozi zunanji NB _nižje_ kot jih je imel AMD z vdelanim mekontorletjem
- AMDju je vedno kronično primanjkovalo denarja in nikakor ni mogel z Intlom tekmovati povsod hkrati.Če bi imeli take kocke od začetka, bi bilo veliko manj proizvodnih linij za veliko več izdelkov. Kjer bi rezultat lahko tekmoval z Intlom, super. Kjer ne bi, bi pač ustrezno spustili ceno...

to se še spomnim, ko so pri opteronih obljubljali da se bo dalo preko hypertransporta povezati s procesorjem še razne specializirane čipe, ki bi šli v cpu sockete...

Pomojem so hitro videli, da z gradbeno mehanizacijo ne bo nič in so večino truda preusmerili v Zen. Tko kot si rekel, AMD ni imel nikoli dovolj denarja, da bi istočasno razvijal Zen, nadgrajeval gradbeno mehanizacijo, razvijal čipe za konzole in še razvijal grafične kartice. In pač gradbena mehanizacija ni nikoli prešla na tako modularen sistem kot ga ima Zen.

Gradbena mehanizacija je bila pa že v osnovi sfaljena:
-prepočesen predpomnilnik/slab prefetch
-posamezno jedro ima samo 2 alu cevovoda + 2 agu cevovoda, ki ne moreta izvajati veliko koristnega (prej so imeli 3 alu/agu cevovoda, zen ima pa 4 alu + 2 agu)
-obe jedri v modulu si delita fpu
-na začetku je imel vsak modul samo en dekoder, ki lahko dekodira 4 ukaze za obe jedri
-relativno dolg cevovod + slab branch prediction
-računali so da bodo lahko uporabili proces, ki bo šel na visoke frekvence pri relativno nizki porabi, ampak gfju ni zneslo

Namesto da bi se ukvarjali z izboljševanjem tega, so naredili nova dobra jedra, dodali 'lepilo', ki jim omogoča da iz enega dizajna potegnejo ven vse od čipov za prenosnike do čipov za strežnike in nastal je Zen. Zen2 nadaljuje s trendi, ki jih je začel Zen.

Ljudje so se končno mal umiril. AMD mal na hypa stvar pa vsi čakamo samo legit reviewe.

Noben ni pričakoval 2x 256Bit fpu oziroma 1x 512bit fpu.
Me tud zanima na kakšnih clockih laufa sam IF oziroma I/O chip, ali je kaj L4 oz. kaj podobnega.

Gre s epredvsem za FPU performance. V dveh letih prehitel Intel (fpu perf per core/clock).

https://www.anandtech.com/show/13566/am...

true desktop workstation.
No ko pride TR 3000 bo druga stvar.

gendale2018 je 8. nov 2018 ob 16:41 izjavil:

upam da se tole ugibanje uresniči

kaj je tukaj tako privlačnega?

U24ever je 9. nov 2018 ob 12:00 izjavil:

gendale2018 je 8. nov 2018 ob 16:41 izjavil:

upam da se tole ugibanje uresniči

kaj je tukaj tako privlačnega?

Lego stil?

Torej dobimo 2700X namesto 105W, 52.5W TDP.

Amazing

Kje je šele potem 105W pri 7nm.

5GHz jim ne uide do 105W.

D3m je 9. nov 2018 ob 12:47 izjavil:

50% je hudo optimistično. Malo z rezervo jemlji.

sem siguren, da bodo pustili TDP 65W.

Pri enaki porabi najavljajo 25% povečano zmogljivost. Tudi na račun latenc in floating point izboljšav.

Jarno je 9. nov 2018 ob 12:52 izjavil:

D3m je 9. nov 2018 ob 12:47 izjavil:

50% je hudo optimistično. Malo z rezervo jemlji.

sem siguren, da bodo pustili TDP 65W.

Pri enaki porabi najavljajo 25% povečano zmogljivost. Tudi na račun latenc in floating point izboljšav.

vir?
toliko bo mogoče v res redkih programih, večinoma pa občutno manj.

Isotropic je 9. nov 2018 ob 13:06 izjavil:

Jarno je 9. nov 2018 ob 12:52 izjavil:

D3m je 9. nov 2018 ob 12:47 izjavil:

50% je hudo optimistično. Malo z rezervo jemlji.

sem siguren, da bodo pustili TDP 65W.

Pri enaki porabi najavljajo 25% povečano zmogljivost. Tudi na račun latenc in floating point izboljšav.

vir?
toliko bo mogoče v res redkih programih, večinoma pa občutno manj.

@5:35

Ne pozabit, da gre povečana zmogljivost tudi na račun povišanih frekvenc.

aha, glede frekvenc je druga ja.
vseeno pa intelovih 5ghz še vedno niti približno ne bo dosegal, prej 4.5.

15-20% ob isti porabi.

Kar sploh ni slabo.

25% proti Zen
15-20% proti Zen+