IBM predstavil 2-nanometrski čip

Pri IBMu so pompozno predstavili "prvi 2-nanometrski čip na svetu". Po eni strani gre šele za konceptno zasnovo, saj IBM ne razvija končnih izdelkov, obenem pa vezje tudi nima zares 2 nm velikih elementov. Po drugi plati je to bržkone v tem trenutku res vrhunec tehnologije GAAFET/nanosheet in praktične rabe EUV litografije.

Tranzistorji tipa FinFET, ki sestavljajo aktualne procesorje, se približujejo mejam zmogljivosti, zato so izdelovalci ter snovalci računalniških čipov že do vratu v razvoju naslednjih generacij tranzistorjev. Po "tridimenzionalnem" kanalu s pokončno plavutko bodo prihodnji kanali sestavljeni iz nanožičk in nanolističev (nanowire/nanosheet), kar uradno imenujejo GAAFET, za gate-all-around FET. Medtem ko TSMC pri svojem 3 nm procesu še vztraja s FinFET, se je Samsung tu že odločil za GAAFET. Dodatno izpopolnjeno zasnovo so sedaj predstavili pri IBMu, ki sicer večjih proizvodnih kapacitet nima več (leta 2014 jih je prodal GlobalFoundries, zase pa ohranil laboratorijsko proizvodnjo) in ne snuje več končnih izdelkov, zato pa s skorajda vsemi ostalimi velikani plodno sodeluje pri bazičnih raziskavah čipovnih zasnov.

Predstavljeno vezje tako nima imena, temveč ga imenujejo preprosto prvi 2 nm čip na svetu. Takoj je treba poudariti, da taki nazivi že več generacij ne povedo več neposredno velikosti elementov kot nekoč, temveč gre za neke sorte ekvivalent. (Zaradi takšne slabe določenosti so zaznavne razlike tudi med procesi različnih proizvajalcev in ima Intelov 10 nm proces podobno velikost elementov kot TSMC 7 nm.) Če pogledamo shemo natančneje, pri novem IBMovem čipu dolžina vrat znaša 12 nm, širina celice pa 40 nm, pri čemer je razmik med celicami 44 nm. Kanal sestavljajo tri plasti nanolističev, od katerih je vsak debel 5 nm. Če to pretvorimo v rahlo bolj praktično ponazoritev, v podjetju pravijo, da lahko na ta način stlačijo "50 milijard tranzistorjev na površino velikosti nohta". Ker je to sila nedoločljiva metrika, so pri Anandtechu iz njih izvlekli, da z nohtom mislijo 150 kvadratnih milimetrov, kar je dejansko nekaj bolje kot pri TSMC 3 nm procesu.

Poudariti velja, da je za dosežek ključna uporaba EUV litografije na vseh stopnjah procesa, pa še nekaj drugih zanimivosti. Prvenstveno dodatna izolacijska plast pod celotnim kanalom od izvora do ponora (bottom dielectric isolation ali BDI), ki je zaslužna, da elektroni pri teh merah ne bežijo preveč v okolico. Kaj točno sicer stoji na prikazani rezini, niso povedali, verjetno pa je šlo za kombinacijo NAND pomnilniških celic in preprostejše računske logike. Ker je zadeva namenjena v glavnem zbiranju patentov in sodelovanju z dejanskimi proizvajalci ter dizajnerji čipov, je še težko napovedati, kdaj bomo sadove iznajdbe videli v praksi.