Intel želi procesorsko krono nazaj do leta 2025

Modri procesorski velikan je na dogodku Intel Accelerated prvič nekaj nadrobneje predstavil dejanske proizvodne tehnologije, s katerimi se želi v roku petih let otresti trenutnega zaostanka za konkurenco in vnovič zavladati tako področju proizvodnje računalniških čipov kot tudi trgu samih procesorjev.

Da je Intel konec preteklega desetletja padel v tehnološko luknjo, je že precej obrabljeno dejstvo. Preskok s 14-nanometrskega na 10-nanometrski proizvodni proces se je prav spektakularno ponesrečil, posledice pa bo podjetje čutilo še nekaj časa, saj sta na področju proizvodnje TSMC in Samsung pridobila konkretno, nekajletno prednost, medtem ko pri samih čipih AMD tudi veselo utripa z vzvratnimi lučmi. Poglaviten problem je torej v optimizaciji razvoja proizvodnje in da bi se modri tabor vrnil na pota stare slave, je v preteklih mesecih potegnil nekaj konkretnih potez. S februarjem je na čelo podjetja stopil veteran Pat Gelsinger, ki je v vrnitev prepričal še nekaj preteklih zaslužnih intelovcev in na čelo oddelka za načrtovanje proizvodnje postavil Ann Kelleher. Marca je pripravil prvo predstavitev sprememb v usmeritvi podjetja: po novem bo Intel izkoriščal tudi proizvodne kapacitete konkurence in obenem lastne ponudil navzven. Toda podrobnosti o samih tovarniških procesih je takrat še zadržal - do zdaj.

Prezentacija Intel Accelerated je razgrnila načrte do približno leta 2025, ko Gelsinger in druščina želijo ponovno stopiti na vrh proizvodnje polprevodnikov in hkrati AMDju pokazati, kdo je šef. Preden pa se lotimo samih procesov, je na vrsti še ena novost: Intel je njihova imena naposled preimenoval tako, da se bolj skladajo z nazivi konkurence. Že od nastopa tranzistorjev FinFET sicer velja, da nazivi (v nanometrih) ne pomenijo več dejanske velikosti elementov, temveč "jakostne ekvivalente". Tak premik k vse bolj votlim oglaševalskim nazivom, ki so se razlikovali od firme do firme, pa je imel za stransko posledico vse večje razhajanje med akterji. Poznavalci smo denimo vedeli, da je Intelov 10 nm proces po merah zelo blizu TSMC 7 nm, medtem ko je laične opazovalce takšna kaprica hitro zmedla. Z novo nazivno shemo (na prvi sliki) bo zdaj družba bližje položaju v TSMC in Samsungu in nemara so komični pluski zgodovina.

Pri tem so spremenjeni zgolj prihodnji procesi; 10 nm Enhanced SuperFin, ki bo med drugim podlaga hibridnega procesorja Alder Lake, Xeon platforme Sapphire Rapids in grafičnega čipa Xe-HP v naslednjem letu, je po novem Intel 7. Prejšnji Intel 7 nm je odslej Intel 4; videli ga bomo na primer v procesnem čipletu CPUja Meteor Lake, predvidoma leta 2023. Sledi proces Intel 3, nato pa nova zanimiva sprememba - prehod na velikostno poimenovanje z angstromi, desetinami nanometra. Sem spadata dva procesa, 20A in 18A v letih 2024 in 2025. Predvidoma, se ve. Medtem ko koncepti do Intela 3 gradijo predvsem na vse obsežnejši rabi EUV litografije, pa 20A predvideva dve pomembni tehnološki novosti: prvo implementacijo tranzistorja GAAFET in pa nanosa žičk na obeh straneh računskega dela čipa (backside power delivery). Obojemu so v Intelu po stari navadi nadeli lastna tržna naziva: RibbonFET in PowerVia.

GAAFET je tehnološki naslednik aktualnega tranzistorja FinFET: medtem ko ima pri slednjem kanal obliko več pokončnih "plavuti", ga v GAAFET predstavlja več vodoravno zloženih nanolističev. Intelov RibbonFET bo imel kanal očitno sestavljen iz štirih lističev. Velja omemba, da namerava tudi TSMC takšen tip tranzistorja uporabiti v 2 nm procesu, medtem ko ga želijo v Samsungu, kjer ga označujejo z MBCFET, uvesti že na treh nanometrih. Druga omenjena tehnologija, PowerVia, se tiče skupka bakrenih vodil, ki do logičnih vrat in pomnilniških celic dovajajo energijo in ukaze. Trenutno so pospravljene v eni debeli plasti, ki jo med nastankom čipa sestavijo nazadnje, zato ima naziv BEOL ali back end of line (v nasprotju s FEOL ali front end of line, kamor sodijo tranzistorji in sorodno vezje). Pri backside power deliveryju se, imenu primerno, napajalne žičke loči od kontrolnih in se jih postavi na drugo stran čipa. Logično vezje s tranzistorji je tako nekako v sendviču obeh plasti z žičkami. Med dobre strani tega pristopa sodijo krajši vodi, saj je "vozlanja" manj, in pa manjše motnje. Slaba plat je zahtevnejše hlajenje, saj se je treba dodatno posvetiti odvajanju toplote iz same sredice, ker se tranzistorji od vseh delov čipa najbolj grejejo.

Glede na pretekle tegobe podjetja z dejanskim izpolnjevanjem obljub okoli uvajanja novih procesov ne gre zameriti, če bralci ob zapisanem zavijate z očmi in v Santa Clari se morajo še (vnovič) dokazati. Toda vsaj en velik partner je že najavil sodelovanje ter Intelu s tem izkazal določeno zaupanje: Qualcomm, ki se je priključil razvoju 20A procesa. Tudi sicer bo iskanje strank Intelovih tovarn inženirje verjetno spodbudilo, da bodo pri razvoju odslej bolj pazljivi. Pri 18A procesu velja omeniti še, da naj bi tam v igro stopila nova generacija ASMLjevih EUV naprav, z nazivom High-NA (za numerical aperture). Te naprave bodo sposobne proizvesti močnejše in širše laserske snope, s tem pa natančneje izražene meje med elementi v siliciju. Čeprav Intel trenutno v količini EUV strojev zaostaja za konkurenco, pa naj bi že imel zakupljeno prednostno količino High-NA naprav.

Za konec so razdelali še novosti pri obeh naprednih tehnologijah pakiranja čipov, EMIB in Foveros. Pri prvi (Embedded Multi-Die Interconnect Bridge) gre za način povezovanja ploskovno razporejenih čipletov, kjer v substrat vdelajo dodaten sloj silicija (vstavek ali interposer) z vdelanimi žičkami, čemur pravijo EMIB mostiček. Z mostički se čipleti pogovarjajo skozi vtičnice, ki so v trenutni generaciji EMIB, ki jo bomo videli tudi v platformi Sapphire Rapids, vdelane na razmiku 55 mikrometrov. Pri generaciji zatem bo ta razmik znašal 45, v tretji pa 36 mikrometrov. Tudi Foveros gre po poti manjšanja razmika med povezavami, a ker gre tu za tehnologijo zlaganja čipa v plasti (3D), so stvari malo bolj zapletene. V prezentaciji smo najprej spoznali tretjo generacijo Foverosa, Omni. Glavna novost se tiče sposobnosti, da se na vrh povezne čiplete, ki so površinsko večji od plasti pod njimi, kar doslej ni bilo mogoče. Dobra stran te zmogljivosti je v možnosti, da se v prazen prostor v vmesnih plasteh, ki tako nastane, postavi napajalna vodila, ki so morala doslej prebadati vmesne sloje in so s tem povzročala motnje. Četrta generacija Foverosa, Direct, pa bo obravnavala drug problem - optimizacijo bakrenih povezav med plastmi. Pri Directu naj bi odstranili potrebo po spajkanju povezav, saj naj bi se vodila prilegala tako tesno, da bodo spojili baker z bakrom. Seveda bo to terjalo danes težko dojemljivo natančnost v izdelavi in zanimivo bo videti, kako se bo rešitev obnesla v množični proizvodnji.